设计开发 基于ＦＰＧＡ的多串口通信设计与实现 李伟 （中国电子科技集团公司第二十研究所陕西西安７１００６８） 摘要：串行接口是一种被广泛应用的接口形式，一般采用专用集成电路实现，在串口较多的电路中，将大大增力口ＰｃＢ面积和布线难虎同时，如何处理 多串口通信时的中断冲突，也是一个难点。为了解决这些问题，本文结合实际工程需要，基于ＦＰＧＡ平台设计了多串口通信处理模块。该模块不仅包含 通用的ＵＡＲＴ芯片功能，而且还针对多串口工作的情况，设计了中断控制器，解决了多个串口的中断冲突问题。该电路结构简单、工作稳定，可运用于 低速率的异步通信。 关键词：串行接口专用集成电路ＦＰＧＡ ＵＡＲＴ中断控制ＶＨＤＬ 中图分类号：ＴＮ７９１ 文献标识码：Ａ 文章编号：ｌ００７．９４１６（２０１５）０２．０１７４．Ｏ２ Ａｂｓｔｍ￣：Ｓｅｒｉａｌ ｐｏｒｔ ｉｓ ａ ｗｉｄｅｌｙ ｕｓｅｄ ｉｎｔｅｒｆａｃｅ ｆｏｒｍ，ｇｅｎｅｒａｌｌｙ ｕｓｅｓ ｔｈｅ ＡＳＩＣ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ，，ｔｈｅ ｃｉｒｃｕｉｔ ｈａｓ ｍｏｒｅ ｓｅｒｉａｌ ｐｏｒｔ，ｗｉｌｌ ｇｒｅａｔｌｙ ｉｎｃｒｅａｓｅ ｔｈｅ ＰＣＢ ａｒｅａ ａｎｄ ｍｕｔｉｎｇ，ａｓ ｗｅｌｌ ａｓ，ｈｏｗ ｔｏ ｄｅａｌ ｗｉｔｈ ｈｅ ｉｔｎｔｅｒｒｕｐｔ ｃｏｎｆｌｉｃｔ ｐｒｏｂｌｅｍ ｏｆ ｍｕｌｉｔ ｓｅｒｉｌ ａｐｏｒｔ，ｉｓ ａｌｓｏ ｄｉ伍ｃｕｌｔ。Ｉｎ ｏｒｄｅｒ ｔｏ ｓｏｌｖｅ ｔｈｅｓｅ ｐｒｏｂｌｅｍｓ，ｆｏｒ ｔｈｅ ａｃｔｕａｌ ａｐｐｌｉｃａｔｉｏｎ，ａ ｓｅｒｉａｌ ｐｏｒｔ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｉｎｇ ｍｏｄｕｌｅ ｉｓ ｄｅｓｉｇｎｅｄ ｉｎ ｔｈｉｓ ｐａｐｅｒ．Ｔｈｅ ｄｅｓｉｇｎｅｄ ｍｏｄｕｌｅ ｎｏｔ ｏｎｌｙ ｒｅａｌｉｚｅ ｔｈｅ ｇｅｎｅｒａｌ ｆｕｎｃｔｉｏｎ ｏｆＵＡＫＴ ｃｈｉｐ， ｂｕｔ ａｌｓｏ ｓｏｌｖｅ ｔｈｅ ｉｎｔｅｒｒｕｐｔ ｃｏｎｆｉｃｔ ｌｐｒｏｂｌｅｍ ｏｆｍｕｌｔｉ ｓｅｒｉｌ ａｐｏｒｔ ｂｙ ｄｅｓｉｇｎｉｎｇ ｔｈｅ ｉｎｔｅｒｒｕｐｔ ｃｏｎｔｒｏｌｌｅｒ．Ｔｈｅ ｃｉｒｃｕｉｔ ｈａｓ ａｄｖａｎｔａｇｅ ｏｆｓｉｍｐｌｅ ａｎｄ ｓｔａｂｌｅ，ａｎｄ Ｃａｎ ｂｅ ａｐｐｌｉｅｄ ｉｎ ｈｅ ａｓｔｙｎｃｈｒｏｎｏｕｓ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｗｉｄ１ ｌｏｗ ｂａｕｄ ｒａｔｅ． ‘ Ｋｅｙ Ｗｏ￣Ｓ：ｓｅｒｉａｌ ｐｏｒｔ；ＡＳＩＣ；ＦＰＧＡ；ＵＡｌｋＴ；ｉｎｔｅ＝ｕｐｔ ｃｏｎｔｒｏｌｌｅｒ；ＶＨＤＬ 串行通信因为具有传输线少、成本低、配置灵活等特点，得到了 广泛应用，通用异步收发传输器（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅ— ｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ），是一种比较常用的接口电路，主要用于串行数 据和并行数据的转换。一般该接口由专用的ＵＡＲＴ芯片完成，例如 ＳＣｌ６Ｃ５５４ＢＩＢ６４，该接口芯片具有４路独立的通道，同时提供多种控 制功能，但在实际使用中往往只使用一种特定控制方式，这不仅造 成电路复杂和浪费，而且会使ＰＣＢ面积增大，布线复杂。［１１ ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ），即现场可编程门 阵列，它是作为专用集成电路领域中一种半定制电路出现的，既解 决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺 点。ＦＰＧＡ中具有丰富的触发器和Ｉ／Ｏ口，采用描述语言（ＶＨＤＬ和 ＶｅｒｉｌｏｇＨＤＬ）￣行设计，用户可以根据需要，描述出具有各种功能的 １设计要求 整个设计的硬件电路以ＤＳＰ和ＦＩ：￣－Ａ为主构架，ＤＳＰ和ＦＰＧＡ之 间通过ＤＳＰ的Ｅ￣ⅡＦ接口连接。其中，ＤＳＰ是主处理器，用于实现串口 数据的处理，ＦＰＧＡ作为ＤＳＰ的外围电路，实现ｕＡｆ 模块的串行数 据的接收和发送、数据的串并／并串转换及接收中断的产生，同时， 实现多串口的中断控制功能。当有接收数据时，ＦＰＧＡ通过中断方式 通知ＤＳＰ。 ＵＡＲＴ模块的数据格式：波特率可以按标准波特率设置，按字 节接收，每个字节前包含一个起始位（低电平，逻辑值０），无校验位， 最后是一位停止位和不定长度的空闲位（高电平，逻辑值１）；接收到 个完整字节后产生一个中断（高电平，逻辑值１），当数据被读取后， 中断信号复位（低电平，逻辑值０）。 电路。［ 中断控制器应能实现８路ＵＡＲＴ模块的中断接收和处理，最后 基于以上原因，我们可以利用ＦＰＧＡ实现多串口通信中的数据 给ＤＳＰ输出一个中断信号，输入的各中断信号之间无优先级设定。 转换和中断控制功能，从而简化电路、缩ｄ￣ＰＣＢ面积，也可以很方便 ２设计方案 的进行升级改动和模块移植。 完整的设计由时钟管理模块、接口模块、ＵＡＲＴ模块和中断控 一ａｎｄ ｒｓｔ ｎ＝１ ｂａｕｄ ｒａｔｅ＝ ｄａｔａ＝ ｌ ａｎｄ ０ ｒｓｔ １１ １ ａｎｄ ｃｎｔ ｂｉｔ ｔｘ＜８ ｃｎｔｂｉｔｒｘ＜８ 图１发送状态机 Ｆｉｇ．１ Ｔｒａｎｓｍｉｔ Ｓｔａｔｅ Ｍａｃｈｉｎｅ 图２接收状态机 Ｆｉｇ．２ Ｒｅｃｅｉｖｅ Ｓｔａｔｅ Ｍａｃｈｉｎｅ 收稿日期：２０１５—０２—２５ 作者简介：李伟（１９８１一），陕西渭南人，大学本科学历，工程师。研究方向：数字信号处理，硬件电路设计。 设计开发 制器组成。时钟管理模块产生设计中所需各种时钟，包括主处理时 钟和接收与发送的波特率时钟；接口模块实现ＤＳＰ和ＦＰＧＡ之间的 中断、读写功能；ＵＡＲＴ模块由接收和发送子模块组成，实现数据的 串行接收和串行发送功能；中断控制器由中断采样子模块和中断处 理子模块组成，实现８路ＵＡＲＴ中断接收和处理功能。下面分别对这 些模块的设计给予描述。［１】 ＤＳＰ采用ＥＭＩＦ总线相连接。与ＤＳＰ相关的信号有：ｗｒ＿ｎ、ｒｄ—ｎ、 ｃｓ＿ｎ、ａｄｄｒｓ、ｄａｔａ＿ｂｕｓ和ｄｓｐ—ｉｎｔ，在ｃｓ＿ｎ和ｗｒ＿ｎ有效时，ＤＳＰ通过 ａｄｄｒｓｉ￣通不同的ＵＡＲＴ模块，将需要发送的并行数据发送给发送 寄存器，执行发送功能。Ⅸ、Ｐ响应外部中断时，在ｃｓ＿ｎ和ｒｄ．＿ｎ￣ｇ效时， 通过ａｄｄｒｓ￣取中断控制器的中断矢量和ＵＡＲ 块接收的数据。 ２．３ ＵＡＲＴ模块 ２．３．１发遂模块 ２．１时钟管理模块ｆ３ 】设输入ＦＰＧＡ的时钟为５０ＭＨｚ，则主处理时钟设计为５０ＭＨｚ。 根据ＵＡＲＴ模块的数据格式，发送状态机如图１所示。 Ｕ ＡＲＴ的接收和发送采用相同的波特率进行，本设计中采用 当复位信号ｒｓｔ＿ｎ＝‘＾’０时，状态机初始化为空闲状态，当有需 ｌ１５２００ｂ／ｓ进行收发，这就需要对５０ＭＨｚ时钟进行分频以产生所需 要发送的数据时，￣ｌｌｍ＿ｆｌａｇ＝‘１’时，状态机转入发送起始位状态； 的波特率。 ２．２接口模块 接口模块连接时钟管理模块、ＵＡＲＴ模块和中断处理器，并与 图３中断采样逻辑 Ｆｉｇ．３ Ｉｎｔｅｒｒｕｐｔ ｓｉｇｎａｌ ｓａｍｐｌｉｎｇ ｌｏｇｉｃ 图４中断矢量产生逻辑 Ｆｉｇ．４ Ｉｎｔｅｒｒｕｐｔ ｖｅｃｔｏｒｓ ｇｅｎｅｒａｔｉｏｎ ｌｏｇｉｃ 在发送起始位状态中，串行输出数据线被置为０，并保持一个波特率 时钟周期，即在ｂａｕｄ—ｒａｔｅ＝‘１’时，转入数据移位状态；在数据移 位状态中，利用ｂａｕｄ＿ｒａｔｅ＝‘１’的驱动，将８位并行数据依次移位， 转成串行数据输出，每移一位，相应的计数器加１，当ｃｎｔ—ｂｉｔ—ｔｘ＝ “１０００”时，转入发送停止位状态；在发送停止位状态中，串行输出数 据线被置为１，并保持一个波特率时钟周期，即在ｂａｕｄ—ｒａｔｅ＝‘ｌ’ 时，转入发送结束状态；在发送结束状态，一个字节的发送过程完 成，清除发送标志，￣ｐｔｘ＿ｆｌａｇ＝‘０’，转入空闲状态。 ２．３．２接收模块 根据ＵＡＲＴ模块的数据格式，接收状态机如图２所示。 当复位信号ｒｓｔ＿ｎ＝‘０时，＾’状态机初始化为空闲状态，当检测 到数据线上出现由１到０的跳变沿时，￣ｐｄａｔａ—ｃｏｍｉｎｇ～ｆｌａｇ ‘１’ 时，状态机转入接收起始位状态；在接收起始位状态中，在ｂａｕｄ＿ｒａｔｅ ＝‘１’时，判断数据是否为０，如果是０，则转入数据移位状态，如果是 １，则回到空闲状态Ｉ在数据移位状态中，利用ｂａｕｄ＿ｒａｔｅ＝‘１’的 驱动，将串行数据依次移位，转成并行数据，每移一位，相应的计数 器加ｌ，当ｃｎＬＮＬｒｘ＝“ｌＯ００”时，转入接收停止位状态ｌ在接收停止 位状态中，在ｂａｕｄ＿ｒａｔｅ＝‘１’时，判断数据是否为１，如果是１，则 转入接收结束状态，如果是０，则回到空闲状态；在接收结束状态，产 生一个中断信号。 ２．４中断控制器［６ 】２．４．１中断采样子模块 在中断采样子模块中，利用主处理时钟作触发，检测各ＵＡＲＴ 模块是否有中断输入，如果中断输入端口出现由０到１的跳变沿，则 置该ＵＡＲＴ模块的中断采样值为１，该值只有在复位信号ｒｓｔ—ｎ＝ ……下转第１７７页 图５ ＤＳＰ中断信号处理逻辑 Ｆｉｇ．５ Ｉｎｔｅｒｒｕｐｔ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ｌｏｇｉｃ 设计开发 ２．２系统访问安全及权限的设计 要保证管理系统的安全性，整个系统安全根据分层的原则，可 以分成五个级别。五个级别包括传输层安全、网络层安全、操作系统 安全、安全检测软件、应用系统安全，安全层级如图２所示。考虑到开 放式实验室管理系统的安全，利用密钥算法在互联网上提供端点身 份认证与通讯保密，其基础是公钥基础设施（ＰＫＩ）属于传输层安全 （ＴＬＳ）。客户端的身份加密验证通过向互联网服务商购买电子签名获 得。在网络层，校园网入口处设置防火墙，ＶＰＮ或 安全手段保证系 统可信和ＩＰ可靠连接，阻止来自网络的攻击和过滤不可信的数据包 及 访问［５Ｊ。在操作系统层级，正版的操作系统软件及自带的安全保 护被采用，并安装相应的杀毒和检测软件。 放在最上层的是管理系统自身的安全，主要对客户端、服务端 冗余度，通过相关的外键保持相应的关联关系。 ３．２系统界面设计 开放式实验室管理系统有其自身的优点，比如用户界面友好， 人性化的功能按钮，网络访问功能便捷等，保障了开放实验室的管 理。主要采用ＤＩＶ＋ＣＳＳ技术和功能强大的ＤｒｅａｍｗｅａｖｅｒＣＳ网站设 计工具来实现系统界面的设计。下图即是实验室信息查询界面［句。根 据提供的实验室信息快捷按钮，用户通过点击进入查询实验室信息 界面，在接下来的菜单中有一些精确查询，比如实验室编号、实验室 名称以及实验室类别模块查询等。界面如下图３所示。 ４结语 可以通过开放式实验室管理系统对教学及实验室资源整合，通 两个层面的程序资源进行访问控制，设置用户权限。对用户界面操 过先进的Ｗｅｂ技术，将校园网资源融合在Ｉｎｔｅｍｅｔ平台上，将跨校区、 作人口进行控制即客户端程序资源访问控制：也就是说验证用户的 跨专业学生以及各校区乃至校外各科研单位的师生、科研人员的实 操作界面是否出现某一功能菜单，具体业务功能页面中是否包含某 验过程提前预约［７］，那么针对于目前实验室出现的问题如实验空间 一功能按钮等。当会话在调用某一具体的程序资源（如业务接口方 不足、实验仪器不足、实验预约困难、实验时间不灵活和实验室管理 法，ｕＲＬ资源等）之前，判断会话用户对目标程序资源是否有权执 工作繁杂等可以被有效地解决，有效的提高了实验室的工作效率。 行，无权时拒绝调用，请求定向到出错页面，反之，成功调用目标程 参考文献 序资源，这个过程称为服务端程序资源访问控制。 ［１］甘小红．高校开放式实验室管理系统的设计与实现【Ｊ］．中国教育 ３系统的实现与主要界面设计 信息化，２０１ ０（５）：４７－４９． ３．１管理系统相关数据库设计 ［２］张渭军，何宏星，徐惠莲．实验室管理信息系统的设计与开发［Ｊ］．计 数据表是数据库的基础结构，将数据表以及数据表之间的关联 算机数字工程．２０１０（５）：ｌ４８一ｌ４９． 关系在ＭｉｃｒｏｓｏｆｔＳＱＩ＿Ｓｅｒｖｅｒ２００８数据库中设计好。在设计数据库时， ［３］刘卫国，熊拥军．数据库技术与应用：ＳＱＬ Ｓｅｒｖｅｒ ２００５［Ｍ］北 要针对于数据库中存在的表和表之间的数据完整性设计完整，然后 京：清华大学出版社。２０１０：５１—５４． 对数据库的逻辑结构设计进行设计［３－４］，即根据系统功能设计的需 ［４］岳国英．数据库技术与ＳＯＬ Ｓｅｒｖｅｒ ２００５实用教程（第１版）［Ｈ］． 求及其模块的划分，设计数据信息表及其属性，下面是对表的名称 北京：中国电力出版社．２００８：６５—６８． 和描述。 ［５］喻钧。白小军．ＡＳＰ．ＮＥＴ Ｗｅｂ应用开发技术［Ｈ］．北京：清华大学 开放实验室管理系统数据库结构信息表基本包含以下数据库 出版社，２Ｏ１ ３：８８－９１． 表：用户信息表（ｕｓｅｒｓ）、用户身份表（ｒｏｌｅ）、学生信息表（ｓｔｕｄｅｎｔ）、教 ［６］（美）Ｔｏｍ Ｎｅｇｒｉｎｏ，Ｄｏｒｉ Ｓｍｉｔｈ．ＣＳＳ Ｗｅｂ设计快速上手［Ｈ］．北京： 师信息表（ｔｅａｃｈｅｒ）、管理人员信息表（ａｄｍＤ、实验室仪器设备信息表 机械工业出版社。２００９：９０—９２． （ｉｎｓｔｒｕｍｅｎｔ）、实验室信息表（１ａｂ）、实验报告信息表（ｒｅｐｏｒｔ）、实验室 ［７］王玉霞．高校实验室管理信息系统的研究［Ｊ］．中国科教创新导刊， 预约信息表（ａｐｐｏｉｎｔ）和班级信息表（ｃｌａｓｓ）等。为了实现数据的最小 ２００８（１ ４）：２１ ３—２１４． ・・・・・・上接第１７５页 参考文献 ‘０’或清除信号ｄｒ＝‘１’时，恢复为０。程序逻辑如图３所示。 ［１］杨英强．一种基于ＦＰＧＡ的ＵＡＲＴ电路实现［Ｊ］．现代电子技术，２００５． ２：４．２中断处理子模块 ＹＡＮＧ Ｙｉｎｇ—ｑｉａｎｇ．Ｒｅａｌｉｚａｔｉｏｎ ｏｆ ａ Ｓｏｒｔ ｏｆ ＤＡＲＴ Ｂａｓｅｄ ｏｎ ＦＰＧＡ 在该模块中，主要完成中断矢量的生成、ＤＳＰ中断信号的产生 ［Ｊ］．Ｍｏｄｅｒｎ Ｅｌｅｃｔｒｏｎｉｃｓ Ｔｅｃｈｎｉｑｕｅ． 和中断清除信号的生成３个功能。 ［２］王杰。王诚，谢龙汉．Ｘｉｌｉｎｘ ＦＰＧＡ／ＣＰＬＤ设计手册［Ｈ］．人民邮电出版 中断矢量由８个ＵＡＲＴ￣块的中断输出信号合成，特别注意的 社。２Ｏ１ １．ＷＡＮＧ Ｊｉｅ，ＷＡＮＧ Ｃｈｅｎｇ，ＸＩＥ Ｌｏｎｇ—ｈａｎ．Ｘｊ］１ｎｘ ＦＰＧＭＣＰＬＤ 是因为各个ＵＡＲＴ模块中断清除信号和该矢量相关，因此，当该矢 Ｄｅｓｉｇｎ Ｍａｎｕａｌ［Ｈ］．Ｐｏｓｔｓ＆Ｔｅｌｅｃｏｍ Ｐｒｅｓｓ．２０１ １． 量不为０时，要暂时锁定中断矢量，即在ＤＳＰ￣Ｎ应中断之前，即使有新 ［３］侯伯亨。刘凯，顾新．ＶＨＤＬ硬件描述语言与数字逻辑电路设计［Ｈ］．西 的中断信号产生，也不允许更新中断矢量，判断逻辑如图４所示。 安电子科技大学出版社。２００９．ＨＯＵ Ｂｏ—ｔｉｎｇ，ＬＩＵ Ｋａｉ，ＧＵ Ｘｉｎ．ＶＨＤＬ＆ 在主时钟的触发下，当中断矢量不为０时，产生一个中断信号， Ｄｅｓｉｇｎ ｏｆ Ｄｉｇｉｔａ１ Ｃｉｒｃｕｉｔｓ［Ｈ］．ＸＩ ＤＩＡＮ ＵＮＩＶＥＲＳＩＴＹ ＰＲＥＳＳ．２００９． 且只有当ＤＳＰ读取了该中断矢量时，才清除该ＤｓＰ中断信号，判断逻 ［４］卞红雨。纪祥春，等．ＴＭＳ３２０Ｃ６０００系列ＤＳＰ的ＣＰＵ与外设［Ｍ］．清华 辑如图５所示。 大学出版社。２００７．ＢＩＡＮ Ｈｏｎｇ—ｙｕ。Ｊｌ Ｘｉａｎｇ—ｃｈｕｎ，ｅｔ ａ１．ＴＭＳ３２０Ｃ６０００ 当ＤＳＰ中断清除信号有效时，根据中断矢量，生成中断清除矢 ＤＳＰ ＣＰＵ ａｎｄ ｐｅｒｉｐｈｅｒａｌｓ［Ｍ］．ＴＳＩＮＧＨＵＡ ＵＮＩＶＥＲＳＩＴＹ ＰＲＥＳＳ． 量，用于清除各个ＵＡＲＴ模块的中断采样信号，该模块采用组合逻 ［５］李仁发．凌纯清。徐成．ＶＨＤＬ数字系统设计［Ｈ］．电子工业出版社， 辑完成。 ２００４．ＬＩ Ｒｅｎ—ｆａ，ＬＩＮＧ Ｃｈｕｎ—ｑｉｎｇ，ＸＵ Ｃｈｅｎｇｄｕ．Ｄｉｇｉｔａｌ Ｓｙｓｔｅｍ Ｄｅ— ｓｉｇｎ ｗｉｔｈ ＶＨＤＬ［Ｍ］．Ｐｕｂｌｉｓｈｉｎｇ Ｈｏｕｓｅ ｏｆ Ｅｌｅｃｔｒｏｎｉｃｓ Ｉｎｄｕｓｔｒｙ． ３结语 ２００４． 在本设计中，基于ＦＰＧＡ平台实现了通用ＵＡＲＴ芯片的核心功 ［６］李岩。贾小梨，迟欢欢．基于ＦＰＧＡ中断管理的研究及硬件化设计 能和中断控制器逻辑，能够满足多串口通信的需要。该电路已运用 ［Ｊ］．电子技术应用，２０１ １．ＬＩ Ｙａｎ，ＪＩＡ Ｘｉａｏ—ｌｉ。ＣＨＩ Ｈｕａｎ—ｈｕａｎ．Ｔｈｅ 于实际工程中，实践证明该电路结构简单、工作稳定，可运用于低速 ｒｅｓｅａｒｃｈ ａｎｄ ｈａｒｄｗａｒｅ ｄｅｓｉｇｎ ｏｆ ｉｎｔｅｒｒｕｐｔ ｍａｎａｇｅｒ ｂａｓｅｄ ｏｎ 率的异步通信。 ＦＰＧＡＥＪ］．ＡＰＰＬＩＣＡＴＩＯＮ ＯＦ ＥＬＥＣＴＲＯＮＩＣ ＴＥＣＨＮＯＬＯＧＹ．２０ｌ １． ⑧
