模拟试题B

一、选择题（从每小题的四个备选答案中，选出一个正确答案，并将其号码填在括号

内，每小题2分，共20分）

1. 将十进制数（3.5）10转换成二进制数是 [ ] ① 11.11 ② 10.11 ③ 10.01 ④ 11.10 2. 函数FAAB的结果是 [ ] ①AB ② AB ③AB ④ AB

3. 一片2k×16存储容量的只读存储器（ROM），有[ ]个字节 ①2000 ②4000 ③2048 ④4096

4. 下列关于TTL与非门的输出电阻描述中，正确的是 [ ] ①门开态时输出电阻比关态时大 ②两种状态都是无穷大输出电阻 ③门关态时输出电阻比开态时大 ④两种状态都没有输出电阻

5. 在ADC工作过程中，包括保持a，采样b，编码c，量化d四个过程，他们先后

顺序应该是 [ ]

① abcd ② bcda ③ cbad ④ badc

6. 第一种具有实用意义的可编程器件是 [ ] ① PAL ② GAL ③ CPLD ④ FPGA

7. 可以直接现与的器件是 [ ]

① OC门 ② IL门 ③ ECL门 ④ TTL门

8. 一个时钟占空比为1：4，则一个周期内高低电平持续时间之比为 [ ] ① 1：3 ② 1：4 ③ 1：5 ④ 1：6

9. 一个二进制序列检测电路，当输入序列中连续输入5位数码均为1时，电路输出

1，则同步时序电路最简状态数为 [ ] ① 4 ② 5

③ 6 ④ 7 10. 芯片74LS04中，LS表示 [ ]

① 高速COMS ② 低功耗肖特基 ③ 低速肖特基 ④ 低密度高速

二、填空题（把正确的内容填在题后的括号内。每空2分，共30分。）

1. 如图1所示电路，有VREF1VREF2。当输入电压vIVREF1时，输出电压

2时，输出电压为 。 为 ，当输入电压vIVREF2

图1

2、对于同步计数器74161，如果输入时钟是周期方波，在正常计数时，进位输出保持高电平的时间为 个周期。

3．4位DAC中，基准电压=10V，D3D2D1D0=1010时对应的输出电压为 。 4．D触发器的状态方程为 ；如果用D触发器来实现T触发器功能，则T、D间的关系为 ；如果要用D触发器来实现J-K触发器功能，则D,J,K三者关系为 。

5．为了构成8K×32bit的RAM，需要 块2K×8bit的RAM，地址线的高

位作为地址译码的输入。 6. PAL由 阵列， 阵列和 单元构成，其中， 阵列是可编程的。

7. 要构成17进制计数器最少需要 个触发器。

8．由555定时器构成的单稳触发器，输出脉宽TW≈ 。 三、分析题（共30分）

1. 已知七段数码管为共阴数码管，译码器为图2所示，输入是0－9的四位8421BCD码（A3A2A1A0），为了使数码管显示出相应输入，则给出译码器7段输出（abcdefg）真值表，如果使用四位地址线的PROM实现该功能，画出阵列图。（7分）

A 0

A1

A2

A3

图 2

译码器 a b c d e f g

2. 通过时序图分析如图3电路的功能，已知输入是周期方波。（7分）

图3

3. 分析图4所示时序电路。（8分） (1) 该电路是同步的还是异步的？

(2) 列出驱动方程，状态方程，输出方程 ，状态转移表和画出状态转移图。

图4

4. 给出如图5所示电容正反馈多谐振荡器在充电和放电阶段的等效电路图。（8

分）

图 5

四、设计题（每题10分，共20分）

1. 利用一片二-十进制译码器，接成一位全减器（即一位带借位输入的二进制减法电

路），可以附加必要的门电路（A为被减数，B为减数，CI为借位输入，F为差，CO为借位输出）

2．设计一个同步时序电路，只有在连续两个或者两个以上时钟作用期间两个输入信

号X1和X2一致时，输出才为1，其余情况输出为0。